왜 반도체를 위로 쌓으려고 할까

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삼성전자가 최근 세계 최초 기술을 대대적으로 알렸다. ‘X-Cube(eXtended-Cube)’라는 이름의 기술이다. X-Cube는 삼성전자의 반도체 3차원(3D) 적층 패키징 기술인데, 이번에 7나노 극자외선(EUV) 시스템 반도체에 이 3D 적층 패키징 기술을 적용해 테스트 칩을 생산하는데 성공했다는 것이다.

(왼쪽) 기존 시스템반도체의 평면 설계 (오른쪽) 삼성전자의 3차원 적층 기술 ‘X-Cube’를 적용한 시스템반도체의 설계

7나노 EUV 시스템 반도체의 3D 적층 패키징 기술. 말 자체가 어려우니 하나하나씩 뜯어보도록 하자. 우선 실리콘 웨이퍼로 반도체를 만드는 과정은 크게 전(前) 공정과 후(後) 공정으로 나뉜다. 7나노 EUV는 전공정 부분의 이야기다. 웨이퍼 위에 그려 넣는 회로와 회로 사이 폭이 나노 단위로 줄인 것인데 7나노 공정은 그 폭이 7나노미터 정도라는 의미다. 나노 앞에 붙어 있는 숫자는 적을 수록 좋다. 그래야 웨이퍼 한 장 당 많은 칩을 생산할 수 있기 때문이다. 회로 사이 폭을 10나노미터 단축하면 칩 생산량이 웨이퍼 한 장 당 60% 정도 늘어난다고 한다.

웨이퍼에 감광성 재료인 포토레지스트를 사용해 코팅한 후 반도체 회로가 그려진 마스크를 대고 빛을 비추는 것을 노광이라고 한다. 이 노광 단계에서 극자외선(EUV)를 사용하는 건데, 기존 불화아르곤 액침 장비보다 빛 파장이 짧아 웨이퍼에 보다 미세한 패턴을 새길 수 있다. EUV를 적용해 7나노 반도체를 생산한 것도 삼성전자가 최초다. 그 외 현상, 식각 등이 전공정 과정이다.

3D 적층 패키징 기술은 후공정에 속한다. 반도체 회로가 새겨진 웨이퍼를 잘라서 각각의 칩을 하나의 반도체 소자로 만드는 것이다. 웨이퍼를 잘라내고(다이싱), 웨이퍼 칩을 기판에 연결한 뒤 감싸는 작업을 패키징이라고 한다. 삼성전자의 X-Cube는 주로 시스템 반도체에 주로 적용하는 기술인데, 기존에는 CPU·GPU·NPU(로직)와 SRAM(캐시메모리) 역할을 하는 칩을 평면으로 나란히 배치해 설계했다. 즉 2D 기술이다.

3D 적층 패키징은 평면으로 나란히 설계했던 로직과 캐시메모리를 상하로 쌓는 기술이다. 평면으로 배치하면 될 것을 왜 굳이 위로 쌓아 올리는 것일까. 각각의 칩을 위로 쌓아 올릴 경우 몇 가지 장점이 두드러지기 때문이다.

기존 방식의 반도체 패키징 방식과 2.5D, 3D 적층 패키징 방식 차이

첫째, 공간을 확보할 수 있다. 시스템 반도체를 구성하는 여러 칩이 평면으로 전개된다면 그만큼 공간을 많이 차지하게 된다. 가령 1층짜리 집을 나란히 짓어 10채를 지었다고 가정하자. 집 한채 차지하는 면적을 강제적으로 100평방미터라고 설정한다면, 총 1000평방미터의 면적이 필요하다. 대신 100평방미터의 10층짜리 아파트 한채를 지으면 10가구가 들어가는 건 똑같지만 차지하는 면적은 100평방미터 뿐이다.

물론 상하(높이)로 차지하는 면적이 커질 수 있다. 당연한 이야기지만, 아파트와 달리 칩은 두께가 매우 얇아 평면(가로세로)으로 차지하는 면적에 비할 바 못된다. 이렇게 줄인 공간은 다른 칩이나 부품, 장치로 채울 수 있으니 공간 효율성이 크게 좋아진다.

3D 적층 패키징 방식 모델링

두 번째 칩 사이의 신호 지연도 크게 줄일 수 있다. 기존 평면으로 칩을 배열할 때는 칩을 연결하기 위해 회로 기판을 통하는 경우가 있다. 이 경우 칩 간격을 줄여도 몇 밀리미터의 거리가 생기기 마련이다. 반면 3D 적층 방식은 칩 위에 바로 칩을 올리기 때문에 칩 간격을 밀리미터의 1000분의 1인 마이크론 단위로 줄일 수 있다. 그만큼 칩 사이의 연결 신호가 지연되지 않는다.

칩과 칩을 쌓아 올린다고 해도 연결하기 위해서는 ‘무언가’가 필요하다. 대표적인 것이 본딩 와이어다. 미세한 금속선으로 칩을 연결하는 방식인데, 이 또한 칩 연결 거리가 어느 정도 있어야 한다. 삼성전자의 X-Cube는 실리콘관통전극(TSV)라는 기술을 활용해 와이어를 없앴다. TSV는 칩에 미세한 구멍을 뚫어 아래에 있는 칩과 위에 있는 칩을 전극으로 연결하는 패키징 기술이다. 이미 활용되고 있던 기술이긴 하지만 와이어 연결 방식보다 기술 난도가 높다. TSV 방식은 시스템 반도체 속도를 높일 뿐 아니라 전력 효율도 개선할 수 있다.

TSV를 이용한 반도체 패키징 기술

이러한 3D 적층 패키징의 강점으로 시스템 반도체를 활용하는 입장에서는 공간 효율성과 성능, 전력 효율성을 잡을 수 있다. 지금까지는 전 공정 가운데, 나노 공정의 숫자를 줄이는데 집중한데 비해 최근에는 반도체 개발사들이 후공정인 3D 적층 패키징에 적극 투자하는 배경이다. 삼성전자가 7나노 EUV 시스템 반도체에서 3D 적층 패키징 기술을 구현한 것이 세계 최초지만, 3D 적층 패키징 기술은 이미 몇 년 전부터 업계에서 주목받고 있었다.

인텔 포베로스 개념도

대표적으로 인텔은 ‘포베로스’라는 3D 적층 패키징 기술을 가지고 있다. CPU계 왕좌를 지키고 있던 인텔이 지난해부터 몰락의 길을 걷고 있다. 인텔에 밀리던 AMD가 7나노 공정 프로세서를 선보이면서 시장 점유율을 확대, 인텔을 위협하고 있다. 아직까지 인텔은 7나노 공정 제품을 내놓지 못하고 있다. 힘을 제대로 쓰지 못하는 인텔이 나노 공정의 대안으로 내세우고 있는 것이 포베로스다. 나노 공정을 줄이지 못하니 3D 적층 패키징 기술로 생존을 도모하겠다는 의도로 풀이된다.

그러나 AMD 역시 3D 적층 패키징에 적극 투자하고 있다. 이미 몇년전부터 CPU, GPU, DRAM, NVM 등 모든 것을 하나의 패키지로 통합하는 것을 장기 목표로 내세웠다. 그리고 인텔이 포베로스를 발표한 지 약 1년 뒤 ‘X3D’라는 새로운 패키징 기술 개발 계획을 발표했다. 기존 HBM 메모리의 2.5D 패키징 기술과 3D 적층 기술을 융합한 하이브리드 패키징 기술이다. 중앙 칩셋은 3D로, 주변 스택 다이는 2.5D로 패키징 하는 것이 특징으로 AMD는 X3D 기술로 대역폭을 10배 이상 증가시킬 수 있다고 자신했다. 나노 공정 등 전공정으로 프로세서 성능 향상에 한계가 오고 있다고 보는 AMD는 앞으로 3D 적층 패키징 기술 고도화에 적극 나설 것으로 보인다.

AMD X3D

물론 나노 공정에 대한 경쟁이 당장 무용지물이 되는 것은 아니다. 앞으로도 수많은 칩 제조사들이 나노 공정의 앞자리 숫자를 줄이는데 혈안이 될 것이다. 그리고 그 숫자는 여전히 반도체 생산 능력의 척도로 그 위상을 지킬 것으로 보인다. 다만 앞으로는 단순히 나노 공정뿐만 아니라 패키징 기술 등 반도체 전(全) 공정에서 기술 경쟁이 한층 치열해질 전망이다. 반도체 개발 전쟁의 전선은 이렇게 넓혀지고 있다.

테크플러스 에디터 권동준

tech-plus@naver.com

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